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崗位職責：
1、根據設計規(guī)格制定IP/子系統(tǒng)的驗證策略和驗證計劃；
2、根據需求參與搭建驗證環(huán)境和流程，編寫驗證用例，完成驗證signoff和后仿工作；
3、熟練掌握SystemVerilog，UVM，Python，C/C++等方法學和語言，有使用SV進行編寫參考模型、斷言、功能覆蓋率代碼；
4、耐心細致，有很強的團隊合作意識

招聘要求：
1、電子工程、微電子或相關學科學士或碩士學位；
2、8年（主任）/5年（高級）年及以上工作經驗；
3、熟悉SystemVerilog,UVM，F(xiàn)ormal等驗證方法學；
4、熟練使用以及VCS、Verdi等相關EDA工具；
5、了解C/C++/Python者優(yōu)先；
6、正直誠信，有較好的溝通能力和團隊協(xié)作能力，有相關經驗優(yōu)先