職位描述
Verilog HDLVHDL
職責描述:
1.負責相關項目FPGA選型、功耗分析，相關功能的設計、開發(fā)、優(yōu)化和仿真工作;
2.負責FPGA實現(xiàn)的框架設計、模塊設計和時序分析工作;
3.承擔模塊的設計開發(fā)工作，包括時序仿真、驗證以及測試工作；
4.負責新技術的研究和相關產(chǎn)品的開發(fā)工作。
崗位要求:
1.本科及以上學歷,通信、計算機、電子信息等相關專業(yè)；
2.了解Vivado或Quartus使用環(huán)境，熟悉Xilinx或Altera芯片架構，了解Tcl基本腳本語言；
熟練使用Verilog或VHDL語言，具備較好的FPGA開發(fā)、優(yōu)化和調試經(jīng)驗。
1.負責相關項目FPGA選型、功耗分析，相關功能的設計、開發(fā)、優(yōu)化和仿真工作;
2.負責FPGA實現(xiàn)的框架設計、模塊設計和時序分析工作;
3.承擔模塊的設計開發(fā)工作，包括時序仿真、驗證以及測試工作；
4.負責新技術的研究和相關產(chǎn)品的開發(fā)工作。
崗位要求:
1.本科及以上學歷,通信、計算機、電子信息等相關專業(yè)；
2.了解Vivado或Quartus使用環(huán)境，熟悉Xilinx或Altera芯片架構，了解Tcl基本腳本語言；
熟練使用Verilog或VHDL語言，具備較好的FPGA開發(fā)、優(yōu)化和調試經(jīng)驗。
工作地點
南京軟件谷科創(chuàng)城D1
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