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負(fù)責(zé)設(shè)計(jì)、開(kāi)發(fā)、測(cè)試和優(yōu)化數(shù)字集成電路（IC），深入理解數(shù)字電路設(shè)計(jì)原理，能夠應(yīng)對(duì)復(fù)雜的設(shè)計(jì)挑戰(zhàn)，并確保所設(shè)計(jì)的IC在極端環(huán)境下仍能穩(wěn)定工作。

崗位職責(zé)：

運(yùn)用 Verilog/systemVerilog 進(jìn)行數(shù)字電路設(shè)計(jì)與開(kāi)發(fā)。

借助 spyglass 完成代碼質(zhì)量檢查。

負(fù)責(zé) IP/模塊的 SDC&UPF 相關(guān)工作。

搭建和調(diào)試虛擬原型、FPGA 原型環(huán)境。深入理解 FPGA 原理，熟悉常用處理器及通信協(xié)議，開(kāi)展相應(yīng)的設(shè)計(jì)與優(yōu)化工作，提升系統(tǒng)性能與穩(wěn)定性確保產(chǎn)品高效交付。

職位要求：
電子工程、微電子、計(jì)算機(jī)科學(xué)與技術(shù)等相關(guān)專業(yè)本科及以上學(xué)歷。

2年以上工作經(jīng)歷，23-30歲。
熟練掌握 Verilog/systemVerilog，熟悉spyglass 等工具，具備扎實(shí)的FPGA 原理知識(shí)，了解多種處理器架構(gòu)與通信協(xié)議，能獨(dú)立完成 SDC&UPF 編寫(xiě)及 FPGA 原型環(huán)境搭建調(diào)試。