職位描述
ASICFPGAVerilogSOCVerilog HDLVHDL
崗位職責(zé)：
- 參與ASIC/FPGA功能模塊的方案設(shè)計
- 負(fù)責(zé)相應(yīng)模塊的RTL編碼實現(xiàn)
- 協(xié)同驗證團(tuán)隊進(jìn)行單元驗證和集成驗證
- 負(fù)責(zé)相應(yīng)模塊的邏輯綜合、時序收斂、設(shè)計優(yōu)化、上板調(diào)試
- 負(fù)責(zé)相應(yīng)模塊的設(shè)計文檔和用戶手冊的撰寫以及維護(hù)
任職要求：
- 熟悉Verilog RTL 編碼、跨時鐘域處理、邏輯綜合約束、時序收斂等基本技能
- 熟悉Ethernet, IP, TCP / UDP協(xié)議, 有Switch / Router產(chǎn)品設(shè)計經(jīng)驗者優(yōu)先
- 熟悉OVS、VIRTIO、SR-IOV、DPDK / SDPK、P4，有智能網(wǎng)卡產(chǎn)品設(shè)計經(jīng)驗者優(yōu)先
- 熟悉ARM/RISC-V，SoC集成，有SerDes、PCIE、AXI、DDR等IP的應(yīng)用經(jīng)驗者優(yōu)先
- 熟悉 VCS, Design Compiler, Spyglass, PrimeTime 等ASIC設(shè)計軟件（ASIC）
- 具有成功流片經(jīng)驗（ASIC）
職位福利：五險一金、加班補(bǔ)助、創(chuàng)業(yè)公司
職位亮點(diǎn)：牛人帶隊、團(tuán)隊氛圍好、福利待遇好
- 參與ASIC/FPGA功能模塊的方案設(shè)計
- 負(fù)責(zé)相應(yīng)模塊的RTL編碼實現(xiàn)
- 協(xié)同驗證團(tuán)隊進(jìn)行單元驗證和集成驗證
- 負(fù)責(zé)相應(yīng)模塊的邏輯綜合、時序收斂、設(shè)計優(yōu)化、上板調(diào)試
- 負(fù)責(zé)相應(yīng)模塊的設(shè)計文檔和用戶手冊的撰寫以及維護(hù)
任職要求：
- 熟悉Verilog RTL 編碼、跨時鐘域處理、邏輯綜合約束、時序收斂等基本技能
- 熟悉Ethernet, IP, TCP / UDP協(xié)議, 有Switch / Router產(chǎn)品設(shè)計經(jīng)驗者優(yōu)先
- 熟悉OVS、VIRTIO、SR-IOV、DPDK / SDPK、P4，有智能網(wǎng)卡產(chǎn)品設(shè)計經(jīng)驗者優(yōu)先
- 熟悉ARM/RISC-V，SoC集成，有SerDes、PCIE、AXI、DDR等IP的應(yīng)用經(jīng)驗者優(yōu)先
- 熟悉 VCS, Design Compiler, Spyglass, PrimeTime 等ASIC設(shè)計軟件（ASIC）
- 具有成功流片經(jīng)驗（ASIC）
職位福利：五險一金、加班補(bǔ)助、創(chuàng)業(yè)公司
職位亮點(diǎn)：牛人帶隊、團(tuán)隊氛圍好、福利待遇好
獎金績效
年終獎、年終績效
工作地點(diǎn)
漕河涇開發(fā)區(qū)科匯大廈701
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職位發(fā)布者
賈毅/人事專員
立即溝通
益思芯科技(上海)有限公司RESNICS益思芯成立于2020年7月，總部位于中國上海漕河涇新興技術(shù)開發(fā)區(qū)，致力于提供數(shù)據(jù)中心的芯片方案，解決超大規(guī)模數(shù)據(jù)中心、企業(yè)數(shù)據(jù)中心和5G邊緣計算中的網(wǎng)絡(luò)芯片需求。公司立足于中國市場，總部設(shè)在上海，在杭州和美國設(shè)有研發(fā)分部，擁有國內(nèi)外專家組成的團(tuán)隊，公司核心員工來自世界頂級的高科技公司，平均擁有10-15年以上的相關(guān)芯片，軟件設(shè)計經(jīng)驗。公司凝聚著一批充滿激情和創(chuàng)造力，且具有豐富設(shè)計經(jīng)驗的頂尖人才。未來致力于將公司打造成為中國芯片設(shè)計企業(yè)的標(biāo)桿，和全球芯片設(shè)計的領(lǐng)導(dǎo)者之一。
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