1、精通 SYNOPSYS 的 DC 和 PT,有 3 年以上近期開(kāi)發(fā)經(jīng)驗(yàn);
2、熟練掌握 VERILOG-HDL 語(yǔ)言;
3、熟悉 SystemVerilog 語(yǔ)言;
4、熟悉 spyglass,nLint 等 EDA 工具,Perl/Shell/Tcl 腳本;
5、熟練掌握 VCS 或 MODELSIM 仿真;
6、熟悉后端 EDA 工具和后端設(shè)計(jì)流程,可以與后端設(shè)計(jì)人員無(wú)縫溝通對(duì)接;
7、具有良好的團(tuán)隊(duì)合作意識(shí);
8、能抗壓力