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    更新于 1月2日

    fpga工程師

    1萬-1.5萬

    職位描述

    Verilog HDL
    任職要求:
    1.計(jì)算機(jī)、通信、自動(dòng)化、電子工程等相關(guān)專業(yè)本科及以上學(xué)歷,5年以上相關(guān)工作經(jīng)驗(yàn):
    2.掌握收發(fā)信機(jī)中數(shù)字中頻信號(hào)及基帶信號(hào)處理算法及fpga實(shí)現(xiàn);
    3.熟練掌握基于fpga平臺(tái)的開發(fā)環(huán)境(如quartus、vivado、ise)及仿真環(huán)境(modelsim)
    4.熟練掌握vhdl、verilog-hdl編程,具有獨(dú)立開發(fā)系統(tǒng)和子系統(tǒng)能力:
    5.熟練使用調(diào)試儀器,如信號(hào)源、示波器、萬用表、邏輯分析儀:
    6.具備相關(guān)設(shè)計(jì)文檔及測(cè)試文檔的編寫能力
    職責(zé)描述:
    1.熟悉系統(tǒng)需求、功能及架構(gòu),可進(jìn)行fpga子系統(tǒng)的分解、子模塊的劃分;
    2.熟悉所負(fù)責(zé)系統(tǒng)及fpga子系統(tǒng)的設(shè)計(jì)原理、實(shí)現(xiàn)方法及工作流程等:
    3.負(fù)責(zé)fpga子系統(tǒng)的開發(fā)工作,包括編程、仿真、綜合、布線、時(shí)序分析等:
    4.負(fù)責(zé)fpga設(shè)計(jì)文檔和測(cè)試文檔的編寫,組織fpga子系統(tǒng)的測(cè)試工作
    5.參與整機(jī)調(diào)試、測(cè)試過程中定位問題和解決問題
    6.協(xié)助項(xiàng)目負(fù)責(zé)人、質(zhì)量人員等共同完成整個(gè)項(xiàng)目;
    7.完成領(lǐng)導(dǎo)交辦的其他工作.

    工作地點(diǎn)

    長(zhǎng)沙岳麓區(qū)長(zhǎng)韶婁高速與學(xué)士路交匯處A9棟

    職位發(fā)布者

    余莉/HR

    立即溝通
    長(zhǎng)沙覽思智能科技有限公司
    覽思智能科技由來自國防科技大學(xué)的工學(xué)專家,與來自國內(nèi)外著名醫(yī)療機(jī)構(gòu)的醫(yī)學(xué)專家聯(lián)合創(chuàng)辦,以“聚焦AI,為病尋理”為企業(yè)使命,專注于兵莉人工智能產(chǎn)品的開發(fā)、應(yīng)用與服務(wù)。覽思智能團(tuán)隊(duì)堅(jiān)持醫(yī)工結(jié)合、自主創(chuàng)新,依托常年積累的專業(yè)技術(shù)基礎(chǔ),面向病理行業(yè)突出通點(diǎn),打造了一系列AI病理產(chǎn)品,冰將長(zhǎng)期致力于助推病理行業(yè)分級(jí)診療機(jī)制與優(yōu)質(zhì)資源下沉,為病理行業(yè)“新基建”貢獻(xiàn)力量。
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