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    更新于 7月30日

    FPGA開發(fā)工程師

    1.5萬-3萬
    • 南京玄武區(qū)
    • 1-3年
    • 本科
    • 全職
    • 招1人

    職位描述

    VHDLVerilogC語言C++
    崗位職責(zé):

    1、負責(zé)構(gòu)建FPGA的視頻圖像處理系統(tǒng)的研發(fā)、實現(xiàn)以及模塊代碼編寫(包括子模塊的架構(gòu)設(shè)計、編碼、調(diào)試);
    2、對現(xiàn)有系統(tǒng)的改進、維護工作,相關(guān)算法的FPGA移植轉(zhuǎn)化;

    3、 深入理解開發(fā)任務(wù)后制定開發(fā)計劃,兼顧開發(fā)進度及階段成果;

    4、 負責(zé)應(yīng)用軟件開發(fā)工作,計劃時間內(nèi)確保功能實現(xiàn)與穩(wěn)定運行;

    5、 進行FPGA代碼調(diào)試,保證設(shè)計的穩(wěn)定性、可靠性,符合現(xiàn)場使用要求等;

    6、 相關(guān)開發(fā)文檔(含生產(chǎn)工藝文件)的編寫,保證質(zhì)量、完整性,進行資料備份。

    7、配合其他日常工作,完成上級交代的其他工作 。


    任職要求:
    1、本科及以上學(xué)歷,計算機、電子、通信、光學(xué)工程等相關(guān)專業(yè),
    具備信號處理、通信、電子相關(guān)專業(yè)能力;

    2、具備Xilinx和Altera的FPGA芯片開發(fā)能力, 1年以上FPGA邏輯設(shè)計經(jīng)驗;
    3、具有FPGA方案設(shè)計能力;熟悉FPGA研發(fā)流程;

    4、熟練掌握VHDL或Verilog HDL語言,具有較強的編碼能力,熟練運用Modelsim.Synplify.Xilinx ISE或Altera QuartusⅡ等EDA軟件;

    5、具有ARM或FPGA/DSP等嵌入式系統(tǒng)的設(shè)計開發(fā)能力;能夠獨立負責(zé)某個模塊的代碼編寫、維護、優(yōu)化,有一定的項目、實踐經(jīng)歷,動手能力強;

    6、熟悉直方圖映射、圖像增強、非均勻性校正、盲元剔除、溫漂校正等數(shù)字圖像處理相關(guān)算法,有相關(guān)算法開發(fā)經(jīng)驗者優(yōu)先,能夠運用C/C++、MATLAB完成算法的設(shè)計和驗證工作;
    7、熟悉具備數(shù)字信號處理理論知識;具有一定硬件基礎(chǔ),熟悉FPGA.DSP和ARM協(xié)同工作過程。

    8、性格開朗,工作積極、主動,有良好的溝通技巧和團隊合作精神。


    崗位待遇:

    1、工資待遇:能力出眾者面談;
    2、年假:法定節(jié)假日正常放假;每年1-2周帶薪寒暑假;
    3、上班時間:8點30-17點30,中午12點-下午2點休息;雙休;加班少。

    5、職位福利:繳納社保+項目績效獎金+年底獎金+節(jié)假日福利。

    6、職位亮點:高校工作環(huán)境、大牛帶隊、技術(shù)氛圍濃厚;大學(xué)食堂,三餐可選(非預(yù)制菜)

    7、工作地點:南京理工大學(xué)光學(xué)前沿交叉研究中心

    工作地點

    南理工國家大學(xué)科技園

    職位發(fā)布者

    何先生/主管

    三日內(nèi)活躍
    立即溝通
    公司Logo南京諦煌信息技術(shù)有限公司
    南京諦煌信息技術(shù)有限公司,一個年輕的研發(fā)團隊,主體由來自南京理工大學(xué)的博士、碩士和本科生組成,團隊主要研發(fā)人員潛心科研數(shù)十年,致力于光電器件全鏈條測試儀器與設(shè)備開發(fā)。主要優(yōu)勢: 1、工作氛圍輕松,主要工作環(huán)境在高校內(nèi);2、法定節(jié)假日正常放假;每年暑假提供1周帶薪假期;每年寒假提供2周帶薪假期;3、享受學(xué)校的相關(guān)福利待遇;歡迎您的加入!
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