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    400-885-9898
    更新于 12月26日
    智聯(lián)APPAPP
    舉報(bào)
    高級fpga工程師
    2萬-3萬
    • 上海閔行區(qū)
    • 3-5年
    • 本科
    • 全職
    • 招2人
    職位描述
    System VerilogModelsimVivadoAXI 接口設(shè)計(jì)英文聽說讀寫流利高速接口開發(fā)
     崗位要求：
       
    1. 開發(fā)流程關(guān)鍵環(huán)節(jié)執(zhí)行：
       
          
      • 負(fù)責(zé) FPGA 需求捕捉、架構(gòu)定義、設(shè)計(jì)、綜合、布局布線以及時(shí)序分析，確保從項(xiàng)目起始階段精準(zhǔn)把握需求，并通過嚴(yán)謹(jǐn)?shù)牧鞒檀蛟旆€(wěn)定可靠的 FPGA 設(shè)計(jì)。
        •  
       
          
      • 開展 FPGA RTL 測試平臺生成、RTL / 門級仿真，以及在目標(biāo)板上進(jìn)行物理測試，保障設(shè)計(jì)在不同層級的正確性與可靠性，提前發(fā)現(xiàn)并解決潛在問題。
        •  
       
    1. 集成與驗(yàn)證工作：
       
          
      • 憑借扎實(shí)的實(shí)踐經(jīng)驗(yàn)，完成 FPGA 器件集成與驗(yàn)證，包括使用示波器、邏輯分析儀等工具進(jìn)行產(chǎn)品集成、測試與調(diào)試，對集成 / 驗(yàn)證過程中出現(xiàn)的問題能迅速定位并解決，確保產(chǎn)品整體性能達(dá)標(biāo)。
        •  
       
          
      • 與硬件和軟件工程師緊密協(xié)作，將 FPGA 設(shè)計(jì)無縫集成到模塊中，促進(jìn)跨團(tuán)隊(duì)協(xié)同，保障系統(tǒng)各部分協(xié)調(diào)運(yùn)作。
        •  
       
    1. 跨職能環(huán)境協(xié)作與技術(shù)支持：
       
          
      • 具備在跨職能環(huán)境下達(dá)成 FPGA 開發(fā)成果的能力，能與不同專業(yè)背景的團(tuán)隊(duì)成員高效溝通、協(xié)同工作，共同攻克項(xiàng)目難題。
        •  
       
          
      • 在參與特定產(chǎn)品開發(fā)時(shí)，能夠提供技術(shù)解決方案或建議，憑借專業(yè)知識為項(xiàng)目推進(jìn)保駕護(hù)航。
        •  
       
    1. 技術(shù)資料管理：
       
          
      • 確保所負(fù)責(zé)項(xiàng)目和任務(wù)產(chǎn)生的技術(shù)數(shù)據(jù)及依據(jù)符合工程政策與流程，保障技術(shù)資料的規(guī)范性、完整性，為后續(xù)項(xiàng)目參考、審查提供有力支撐。
        •  
       
    1. 教育背景與經(jīng)驗(yàn)要求：
       
          
      • 擁有微電子、計(jì)算機(jī)、電子信息工程、電子科學(xué)與技術(shù)、通信工程等相關(guān)專業(yè)的學(xué)士或更高學(xué)位，為深入理解 FPGA 技術(shù)及相關(guān)知識體系奠定堅(jiān)實(shí)基礎(chǔ)。
        •  
       
          
      • 至少具備 1 年的 FPGA 開發(fā)經(jīng)驗(yàn)，熟悉開發(fā)流程與常見問題解決方法，能快速上手并承擔(dān)實(shí)際開發(fā)任務(wù)。
        •  
       
    1. 技能要求：
       
          
      • 精通 Verilog 語言，熟練掌握 Vivado/Quartus 開發(fā)工具，以高效編寫代碼、優(yōu)化設(shè)計(jì)，提升開發(fā)效率與質(zhì)量。
        •  
       
          
      • 熟悉 ModelSim 仿真環(huán)境，通過精準(zhǔn)仿真驗(yàn)證設(shè)計(jì)邏輯，減少硬件迭代成本。
        •  
       
          
      • 熟悉常見低速接口，如 GPIO、UART、SPI、IIC、CAN 等，能夠應(yīng)對常規(guī)數(shù)據(jù)傳輸與交互需求。
        •  
       
          
      • 有高速接口，如 PCIe、Ethernet、EMIF 開發(fā)經(jīng)驗(yàn)者優(yōu)先，以滿足對大數(shù)據(jù)高速傳輸?shù)捻?xiàng)目需求。
        •  
       
          
      • 有 AXI 接口設(shè)計(jì)、高速數(shù)據(jù)采集與開發(fā)經(jīng)驗(yàn)者優(yōu)先，拓展項(xiàng)目承接能力，適配復(fù)雜系統(tǒng)開發(fā)場景。
        •  
       
          
      • 具備良好的溝通能力，便于在團(tuán)隊(duì)協(xié)作、技術(shù)交流等場景中順暢表達(dá)觀點(diǎn)、傳遞信息，推動項(xiàng)目順利進(jìn)展。FPGA 開發(fā)崗位要求：   
              
        1. 開發(fā)流程關(guān)鍵環(huán)節(jié)執(zhí)行：
          2.    
           
              
                 
          • 負(fù)責(zé) FPGA 需求捕捉、架構(gòu)定義、設(shè)計(jì)、綜合、布局布線以及時(shí)序分析，確保從項(xiàng)目起始階段精準(zhǔn)把握需求，并通過嚴(yán)謹(jǐn)?shù)牧鞒檀蛟旆€(wěn)定可靠的 FPGA 設(shè)計(jì)。
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          • 開展 FPGA RTL 測試平臺生成、RTL / 門級仿真，以及在目標(biāo)板上進(jìn)行物理測試，保障設(shè)計(jì)在不同層級的正確性與可靠性，提前發(fā)現(xiàn)并解決潛在問題。
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        1. 集成與驗(yàn)證工作：
          2.    
           
              
                 
          • 憑借扎實(shí)的實(shí)踐經(jīng)驗(yàn)，完成 FPGA 器件集成與驗(yàn)證，包括使用示波器、邏輯分析儀等工具進(jìn)行產(chǎn)品集成、測試與調(diào)試，對集成 / 驗(yàn)證過程中出現(xiàn)的問題能迅速定位并解決，確保產(chǎn)品整體性能達(dá)標(biāo)。
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          • 與硬件和軟件工程師緊密協(xié)作，將 FPGA 設(shè)計(jì)無縫集成到模塊中，促進(jìn)跨團(tuán)隊(duì)協(xié)同，保障系統(tǒng)各部分協(xié)調(diào)運(yùn)作。
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        1. 跨職能環(huán)境協(xié)作與技術(shù)支持：
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          • 具備在跨職能環(huán)境下達(dá)成 FPGA 開發(fā)成果的能力，能與不同專業(yè)背景的團(tuán)隊(duì)成員高效溝通、協(xié)同工作，共同攻克項(xiàng)目難題。
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          • 在參與特定產(chǎn)品開發(fā)時(shí)，能夠提供技術(shù)解決方案或建議，憑借專業(yè)知識為項(xiàng)目推進(jìn)保駕護(hù)航。
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        1. 技術(shù)資料管理：
          2.    
           
              
                 
          • 確保所負(fù)責(zé)項(xiàng)目和任務(wù)產(chǎn)生的技術(shù)數(shù)據(jù)及依據(jù)符合工程政策與流程，保障技術(shù)資料的規(guī)范性、完整性，為后續(xù)項(xiàng)目參考、審查提供有力支撐。
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        1. 教育背景與經(jīng)驗(yàn)要求：
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          • 擁有微電子、計(jì)算機(jī)、電子信息工程、電子科學(xué)與技術(shù)、通信工程等相關(guān)專業(yè)的學(xué)士或更高學(xué)位，為深入理解 FPGA 技術(shù)及相關(guān)知識體系奠定堅(jiān)實(shí)基礎(chǔ)。
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          • 至少具備 1 年的 FPGA 開發(fā)經(jīng)驗(yàn)，熟悉開發(fā)流程與常見問題解決方法，能快速上手并承擔(dān)實(shí)際開發(fā)任務(wù)。
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        1. 技能要求：
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          • 精通 Verilog 語言，熟練掌握 Vivado/Quartus 開發(fā)工具，以高效編寫代碼、優(yōu)化設(shè)計(jì)，提升開發(fā)效率與質(zhì)量。
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          • 熟悉 ModelSim 仿真環(huán)境，通過精準(zhǔn)仿真驗(yàn)證設(shè)計(jì)邏輯，減少硬件迭代成本。
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          • 熟悉常見低速接口，如 GPIO、UART、SPI、IIC、CAN 等，能夠應(yīng)對常規(guī)數(shù)據(jù)傳輸與交互需求。
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          • 有高速接口，如 PCIe、Ethernet、EMIF 開發(fā)經(jīng)驗(yàn)者優(yōu)先，以滿足對大數(shù)據(jù)高速傳輸?shù)捻?xiàng)目需求。
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          • 有 AXI 接口設(shè)計(jì)、高速數(shù)據(jù)采集與開發(fā)經(jīng)驗(yàn)者優(yōu)先，拓展項(xiàng)目承接能力，適配復(fù)雜系統(tǒng)開發(fā)場景。
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          • 具備良好的溝通能力，便于在團(tuán)隊(duì)協(xié)作、技術(shù)交流等場景中順暢表達(dá)觀點(diǎn)、傳遞信息，推動項(xiàng)目順利進(jìn)展。
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    工作地點(diǎn)
    上海市-閔行區(qū)紫竹工業(yè)園
     
     
    職位發(fā)布者
    趙琦/資深招聘專家
    當(dāng)前在線
    立即溝通 
    盈誠科技(沈陽)有限公司
    公司主頁
    
    
  
  
  
  
  
    
    
    
    
    
    
    
    

    
    
    
    
    
    
    
    
    
    
  
  
  
  
  
  
  
  


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